1. На главную
  2. Электронные версии
  3. Известия РАН. Теория и системы управления
  4. № 6, 2023

Известия РАН. Теория и системы управления, 2023, № 6, стр. 110-123

СТРУКТУРНЫЕ МОДЕЛИ ДЛЯ ОБНАРУЖЕНИЯ НЕИСПРАВНОСТЕЙ КОНЕЧНЫХ АВТОМАТОВ МУРА

В. В. Соловьев a, *

a Белостокский технологический ун-т
Белосток, Польша

* E-mail: valsol@mail.ru

Поступила в редакцию 30.01.2023
После доработки 08.06.2023
Принята к публикации 31.07.2023

Аннотация

Обнаружение неисправностей является важной задачей при проектировании отказоустойчивых конечных автоматов. Предлагаются структурные модели конечных автоматов Мура для обнаружения многократных неисправностей в различных элементах конечного автомата и предотвращения их негативного воздействия на управляемый объект. Рассматриваемые структурные модели позволяют обнаруживать недопустимые входные и выходные векторы как в каждом состоянии, так и для всего автомата, недопустимый код настоящего и следующего состояния автомата, а также недопустимые переходы между состояниями. Издержки реализации предлагаемых структур по площади в среднем составляют от 3 до 26%, а быстродействие автомата либо не изменяется, либо даже увеличивается в среднем на 24–30%. Приводятся оценки площади и быстродействия предлагаемых структурных моделей конечных автоматов, даются рекомендации для их практического использования. Показано, что выбор подходящей структуры позволяет не увеличивать площадь, а в некоторых случаях даже приводит к возрастанию быстродействия конечного автомата.

Список литературы

  1. Park S., Kim H.T., Lee S., Joo H., Kim H. Survey on Anti-Drone Systems: Components, Designs, and Challenges // IEEE Access. 2021. № 9. P. 42635–42659.

  2. Соловьев В.В. Использование методики ASMD-FSMD при проектировании на программируемых логических интегральных схемах устройств обработки сигналов // РЭ. 2021. Т. 66. № 12. С. 1178–1188.

  3. Salauyou V., Zabrocki Ł. Coding Techniques in Verilog for Finite State Machine Designs in FPGA // Proc. Intern. Conf. on Computer Information Systems and Industrial Management. Belgrade. Serbia: Springer. Cham, 2019. P. 493–505.

  4. Lyons R.E., Vanderkulk W. The Use of Triple-Modular Redundancy to Improve Computer Reliability // IBM J. Research and Development. 1962. V. 6. № 2. P. 200–209.

  5. Aviziens A. Fault-Tolerant Systems // IEEE Transactions on Computers. 1976. V. 100. № 12. P. 1304–1312.

  6. Rochet R., Leveugle R., Saucier G. Analysis and Comparison of Fault Tolerant FSM Architecture Based on SEC Codes // Proc. IEEE Intern. Workshop on Defect and Fault Tolerance in VLSI Systems. Venice. Italy: IEEE, 1993. P. 9–16.

  7. Niranjan S., Frenzel J.F. A Comparison of Fault-Tolerant State Machine Architectures for Space-Borne Electronics // IEEE Transactions on Reliability. 1996. V. 45. № 1. P. 109–113.

  8. Carmichael C. Triple Module Redundancy Design Techniques for Virtex FPGAs // Xilinx Application Note XAPP197.1. 2001.

  9. Pontarelli S., Cardarilli G.C., Malvoni A., Ottavi M., Re M., Salsano A. System-on-Chip Oriented Fault-Tolerant Sequential Systems Implementation Methodology // Proc. IEEE Intern. Sympos. on Defect and Fault Tolerance in VLSI Systems. San Francisco. USA: IEEE, 2001. P. 455–460.

  10. Lima F., Carro L., Reis R. Designing Fault Tolerant Systems into SRAM-Based FPGAs // Proc. 40th Annual Design Automation Conf. Anaheim. USA: Machinery, 2003. P. 650–655.

  11. Burke G.R., Taft S. Fault Tolerant State Machines. Washington. USA: NASA, 2004.

  12. Berg M.A. Simplified Approach to Fault Tolerant State Machine Design for Single Event Upsets // Mentor Graphics Users’ Group User2User Conf. Santa Clara. USA, 2004.

  13. Tiwari A., Tomko K.A. Enhanced Reliability of Finite-State Machines in FPGA Through Efficient Fault Detection and Correction // IEEE Transactions on Reliability. 2005. V. 54. № 3. P. 459–467.

  14. Cassel M., Lima F. Evaluating One-Hot Encoding Finite State Machines for SEU Reliability in SRAM-based FPGAs // Proc. 12th IEEE Intern. On-Line Testing Sympos. Lake Como. Italia: IEEE, 2006. P. 139–144.

  15. Frigerio L., Salice F. RAM-Based Fault Tolerant State Machines for FPGAs // Proc. 22nd IEEE Intern. Sympos. on Defect and Fault-Tolerance in VLSI Systems. Rome. Italy: IEEE, 2007. P. 312–320.

  16. Azambuja J.R., Sousa F., Rosa L., Kastensmidt F.L. Evaluating Large Grain TMR and Selective Partial Reconfiguration for Soft Error Mitigation in SRAM-Based FPGAs // Proc. 15th IEEE Intern. On-Line Testing Sympos. Lisbon. Portugal: IEEE, 2009. P. 101–106.

  17. El-Maleh A.H., Al-Qahtani A.S. A Finite State Machine Based Fault Tolerance Technique for Sequential Circuits // Microelectronics Reliability. 2014. V. 54. № 3. P. 654–661.

  18. Sooraj S., Manasy M., Bhakthavatchalu R. Fault Tolerant FSM on FPGA Using SEC-DED Code Algorithm // Proc. Intern. Conf. on Technological Advancements in Power and Energy. Kollam. India: IEEE, 2017. P. 1–6.

  19. Nidhin T.S., Bhattacharyya A., Behera R.P., Jayanthi T., Velusamy K. Verification of Fault Tolerant Techniques in Finite State Machines Using Simulation Based Fault Injection Targeted at FPGAs for SEU Mitigation // Proc. 4th Intern. Conf. on Electronics and Communication Systems. Coimbatore. India: IEEE, 2017. P. 153–157.

  20. Choi S., Park J., Yoo H. Area-Efficient Fault Tolerant Design for Finite State Machines // Proc. Intern. Conf. on Electronics, Information, and Communication. Barcelona. Spain: IEEE, 2020. P. 1–2.

  21. Verducci O., Oliveira D.L., Batista G. Fault-Tolerant Finite State Machine Quasi Delay Insensitive in Commercial FPGA Devices // Proc. IEEE 13th Latin America Sympos. on Circuits and System. Santiago. Chile: IEEE, 2022. P. 1–4.

  22. Климович А.С., Соловьев В.В. Структурные модели конечных автоматов при их реализации на программируемых логических интегральных схемах и системах на кристалле // Изв. РАН. ТиСУ. 2015. № 2. С. 68–80.

  23. Yang S. Logic Synthesis and Optimization Benchmarks user Guide. Version 3.0 // Microelectronics Center of North Carolina (MCNC). North Carolina. USA: MCNC, 1991.

  24. Климович А.С., Соловьев В.В. Преобразование автомата типа Мили в автомат типа Мура путем расщепления внутренних состояний // Изв. РАН. ТиСУ. 2010. № 6. С. 70–79.

  25. Соловьев В.В. Синтез быстрых конечных автоматов на программируемых логических интегральных схемах путем расщепления внутренних состояний // Изв. РАН. ТиСУ. 2022. № 3. С. 69–80.

Дополнительные материалы отсутствуют.

Инструменты

следующая статья выпуска предыдущая статья выпуска содержание выпуска

Известия РАН. Теория и системы управления

Архивы выпусков Информация о журнале Отправить рукопись в журнал