Приборы и техника эксперимента, 2019, № 3, стр. 25-29

Мезонинная плата QDC2

На мезонинной печатной плате смонтированы 2 канала преобразования величины электрического заряда, зарегистрированного в течение времени строба, в цифровой 12-разрядный двоичный код. Принципиальная схема одного канала преобразования, представленная на рис. 1, содержит входной буферный усилитель с дифференциальным входом A_1-1 (AD8056, Analog Devices), параллельно-последовательное устройство линейного пропускания A_2-1–A_2-3 (MAX4616, MAXIM Inc.), управляемый интегратор A_1-2, A_2-4 и аналого-цифровой преобразователь D₁ (а.ц.п. ADS7886, Texas Instruments.). Использование операционных усилителей в буферном усилителе и интеграторе обеспечивает высокую устойчивость к синфазным помехам в линии передачи от детектора, помехам и нестабильностям в цепях питания, слабую температурную зависимость параметров.

Рис. 1.

Принципиальная схема одного канала преобразования. A₁ – AD8056, A₂ – MAX4616, D₁ – ADS7886.

Интегральная схема а.ц.п. – 12-разрядный преобразователь с временем преобразования 1 мкс с одновременным преобразованием и вычитыванием данных. Для управления параллельно-последовательной схемой линейного пропускания и интегратором используются три строб-сигнала S1–S3, а для управления интегральной схемой а.ц.п. предназначены управляющие сигналы CONVST и SCLK, которые являются общими для всех каналов модуля. SDAT – вывод данных последовательным кодом – индивидуальный сигнал с каждого канала преобразования. На вывод PEDADJ подаются импульсные сигналы отрицательной полярности для обеспечения “пьедестала”. Для согласования уровней сигналов в схеме номиналы питающих напряжений микросхемы A₂ изменены до +3 В вместо +5 В и –2 В вместо 0 В.

На рис. 2 приведены временные диаграммы работы канала QDC2. Горизонтальной штриховой линией обозначен уровень напряжения на входе схемы выборки-хранения а.ц.п. при отсутствии сигнала от ф.э.у. – напряжение “пьедестала”.

Рис. 2.

Временная диаграмма работы канала QDC2.

Основные параметры канала преобразования платы QDC2:

– интегральная нелинейность <0.05% при скорости нарастания входного сигнала ≤10 мА/нс и входном сопротивлении 50 Ом;

– дифференциальная нелинейность ±0.5 м.з.р., определяется примененной микросхемой а.ц.п. ADS7886;

– время преобразования-вычитывания ~1.3 мкс;

– стабильность – изменение величины “пьедестала” за сутки при изменении температуры окружающей среды на 15°С не превышает 0.3 м.з.р.;

– динамический диапазон 12 бит;

– полярность входных сигналов – положительная, отрицательная, дифференциальные сигналы;

– входное сопротивление канала QDC2 – 1 кОм;

– диапазон длительностей строб-импульса – 20–150 нс. (см. рис. 3, где приведены примерные зависимости величины “пьедесталов” от ширины сигнала Строб, Ряд 1, Ряд 2 и т.д. соответствуют 24 каналам преобразования, расположенным в модуле);

Рис. 3.

Типичный вид зависимостей величины “пьедесталов” от ширины строб-импульса T_s.

– максимальный измеряемый заряд при R_вх = = 50 Ом – 330 пКл (1000 пКл) [плата может иметь различные значения чувствительности, задаются номиналами резисторов R₁, R₂ (рис. 1) при производстве];

– скорость изменения входного сигнала при R_вх = 50 Ом до 10 мА/нс без ухудшения параметров;

– число каналов – 2;

– потребляемая мощность: +5 В × 15 мА/канал, –5 В × 10 мА/канал, +3 В × 1 мкА/канал, ‒2 В × 1 мкА/канал;

– размеры печатной платы QDC2 – 13 × 89 мм.

Цифровая часть модуля ЕМ-6

Для достижения малого “мертвого” времени цифровая часть модуля ЕМ-6 имеет следующие особенности:

– запись в выходные регистры памяти и последующую передачу в контроллер сектора “ЕвроМИСС” только значащей информации;

– аналого-цифровое преобразование в а.ц.п. и передача данных в устройства обработки совмещены во времени и происходят параллельно во всех 48 каналах за 1.3 мкс;

– для обработки-вычитания “пьедесталов” предназначено 48 параллельно работающих, устройств, при этом вычитание “пьедесталов” осуществляется одновременно для всех каналов за 50 нс.

На рис. 4 приведена структурная схема цифровой части модуля ЕМ-6. Цифровая часть модуля включает в себя 48 входных регистров сдвига, принимающих участие в процессе аналого-цифрового преобразования совместно с а.ц.п. ADS7886, 48 регистров для хранения “пьедесталов” и 48 выходных регистров для промежуточного хранения результатов, а также схему управления с интерфейсом к магистрали “ЕвроМИСС”. На коаксиальный разъем передней панели поступает сигнал Строб, длительность которого определяет время интегрирования входных сигналов от детектора. При отсутствии сигнала Строб входные сигналы игнорируются.

Рис. 4.

Cтруктурная схема цифровой части модуля ЕМ-6.

Схема управления и интерфейса к магистрали “ЕвроМИСС” предназначена для управления временной селекцией сигналов, интегрированием, аналого-цифровым преобразованием, передачей данных из мезонинных плат QDC2, обработкой и занесением обработанных данных во внутреннюю буферную память модуля, а также реализации протоколов “ЕвроМИСС”. Кроме того, она обеспечивает возможность записи в запоминающее устройство для “пьедесталов” и чтения его, запись и чтение данных в сдвиговые регистры для организации режима тестирования системы сбора, организацию тестовых режимов работы.

Для каждого события (взаимодействия частиц в детекторе), отобранного триггерным устройством, вырабатывается сигнал Строб. Обработка информации состоит в вычитании из значений данных, получаемых от каналов преобразования, соответствующих “пьедесталов”, и, если результат операции положителен, он заносится в регистры промежуточной памяти вместе с соответствующим адресом – номером канала. В противном случае данные отбрасываются. Такой механизм обработки позволяет резко сократить объем передаваемой информации в магистраль “ЕвроМИСС”, что приводит к уменьшению “мертвого времени” системы регистрации и, соответственно, экономии дорогого ускорительного времени. Сокращению “мертвого времени” способствует также использование 48 устройств обработки, работающих параллельно. Полное время обработки составляет примерно 50 нс.

Электрическая схема модуля практически полностью реализована в конфигурируемой микросхеме (FPGA Altera Cyclon II EP2С5QC208С8). Проект для FPGA разработан с использованием программной системы QUARTUS II, версии 9.1 SP1 и содержит 3685 логических ячеек. Исключение составляют микросхемы для преобразования логических уровней и микросхемы приемников-передатчиков.

В модуле предусмотрена развитая система диагностики, которая позволяет проверять работу всех узлов (входных и выходных регистров, вычитающих устройств и т.д.), качество монтажа и имитировать основной режим работы при отсутствии входных сигналов. В табл. 1 показано сравнение основных характеристик модуля ЕМ-6 и модуля стандарта VME [5] фирмы CAEN V792 [6].

Потребление мощности модулем ЕМ-6: +5 В × × 0.8 А, –5 В × 0.5 А.

В настоящее время модули работают в составе различных экспериментальных установок ИФВЭ ОКА [7], СПАСЧАРМ [8] и др. Общее количество используемых каналов з.а.ц.п., построенных на основе модуля ЕМ-6, около 3 тысяч.

В заключение выражаем искреннюю благодарность А.П. Филину и П.А. Семёнову за ряд ценных замечаний при включении ЕМ-6 в экспериментальные установки.