1. На главную
  2. Электронные версии
  3. Микроэлектроника
  4. T. 48, № 6, 2019

Микроэлектроника, 2019, T. 48, № 6, стр. 439-451

Моделирование сбора заряда с трека ионизирующей частицы в КМОП триггерных элементах повышенной сбоеустойчивости

В. Я. Стенин 1, 2, *, Ю. В. Катунин 1, **

1 НИИ системных исследований Российской академии наук
117218 Москва, Нахимовский проспект, 36, к. 1, Россия

2 Национальный исследовательский ядерный университет “МИФИ”
Москва, Каширское шоссе, 31, Россия

* E-mail: vystenin@mephi.ru
** E-mail: katunin@cs.niisi.ras.ru

Поступила в редакцию 19.12.2018
После доработки 26.04.2019
Принята к публикации 07.05.2019

Полный текст (PDF)

Аннотация

Приводятся результаты моделирования средствами 3-D TCAD сбора заряда с треков ионизирующих ядерных частиц в КМОП триггерных элементах типа STG DICE в пикосекундном временном диапазоне. Анализируются переходные процессы при сборе заряда с треков в D-триггере STG DICE, используемом в ячейках статической памяти, в RS STG триггере и логическом C-элементе на STG DICE триггере для асинхронной КМОП логики. Приводится результаты моделирования сбора заряда pn переходами как запертых транзисторов, так и открытых транзисторов. Установлено, что сбор заряда с трека МОП транзисторами начинается в запертом или в открытом состоянии, а затем переходит в сбор заряда в инверсном состоянии. Длительность сбора заряда до экстремума напряжения на узле триггерных КМОП элементов по объемной 65-нм технологии составляет от 5.5 до 17 пс, а приращения напряжений экстремумов (максимумы или минимумы) на узлах относительно напряжений на шине питания или общей шины в пределах от 0.14 до 0.82 В. Длительность нахождения транзисторов в инверсном состоянии от 2 до 100 пс. Сбор заряда с треков с линейной передачей энергии 60 МэВ ⋅ см2/мг не приводит к нарушениям логической функции элементов при треках через транзисторы одной группы триггера STG DICE при достаточном расстоянии между группами транзисторов. Результаты исследования ориентированы на проектирование систем, работающих в условиях воздействия одиночных ядерных частиц.

Ключевые слова: логический элемент, моделирование, одиночная ядерная частица, помехоустойчивость, трек частицы, триггер

1. ВВЕДЕНИЕ

История КМОП – помехоустойчивых элементов с двухфазной организацией началась с статического триггера ячейки памяти DICE (Double Interlocked Cell) [1], схема которого обеспечивала высокую устойчивость к воздействиям отдельных ядерных частиц по сравнению с другими вариантами [2]. Эффективный подход к повышению помехоустойчивости D-триггера DICE стал возможен при разделении транзисторов триггера ячейки памяти DICE на две специфические группы (Spaced Transistor Groups DICE – STG DICE) [2–4] так, что воздействие отдельно на каждую из них не приводит к сбою логического состояния триггера. Во время нестационарного состояния два узла триггера STG DICE сохраняют исходные логические состояния, что и позволяет триггеру вернуться в исходное состояние после завершения сбора заряда с трека одиночной ядерной частицы.

Экспериментально [5–8] и моделированием [8, 9] обосновано и обобщено [10–12 ] положение о том, что только увеличение расстояния между парами чувствительных узлов триггеров DICE ведет к повышению их устойчивости. При расстоянии 1 мкм между чувствительными узлами частота сбоев (Single Event Rate - SER) D-триггеров типа DICE с проектными нормами КМОП 28–65 нм при воздействии нейтронов и протонов снижается в 100 раз по сравнению с тем, когда это расстояние составляет 100–300 нм, которое в настоящее время типично для шести-транзисторных D-триггеров и триггеров DICE для 28-65 нм КМОП коммерческой технологии.

В случае триггеров STG DICE две группы транзисторов связаны только двумя проводами. Это уникальное свойство, отличающее ее от стандартной топологии ячейки DICE [3, 4], позволило повысить помехоустойчивость КМОП-элементов на основе триггера STG DICE без существенного увеличения площади, используя топологию с чередованием групп транзисторов [13], принадлежащих смежным элементам.

В работах [6, 14, 15] приведены данные по чувствительности к сбоям КМОП триггеров DICE в зависимости от угла наклона трека. Максимальная интенсивность сбоев характерна для DICE триггеров по объемной технологии при наклоне трека 80° относительно нормали к поверхности кристалла. Интенсивность сбоев снижается при уменьшении угла наклона.

Приводятся результаты Монте-Карло моделирования [16] и 3-D TCAD моделирования [6, 17] одиночных (SEU) и кратных (multiple cell upsets – MCU) сбоев в 6-транзисторных ячейках памяти. В работе [18] дан пример использования 3-D TCAD для изучения влияния технологических параметров на переходные процессы в 65-нм КМОП комбинационной логике по объемной технологии при воздействии одиночных частиц. Есть пример использования 3-D TCAD моделирования [19] для изучения и коррекции диффузионной модели сбора заряда в КМОП структурах при воздействии одиночных ядерных частиц.

Моделирование средствами TCAD подтверждает, что сбор заряда с трека частицы при ее линейных потерях энергии до 60 МэВ ⋅ см2/мг не приводит к сбою STG DICE ячеек памяти [20]. Сбои логического состояния триггеров STG DICE отмечены лишь при линейных потерях энергии более 50–60 МэВ ⋅ см2/мг при воздействии одиночных частиц с треками, проходящими через NМОП транзисторы двух групп триггера STG DICE под углом 90° относительно нормали к поверхности кристалла.

Целью данной работы является моделирование и исследование с использованием средств 3-D TCAD особенностей сбора заряда с треков ионизирующих ядерных частиц быстродействующими КМОП триггерными элементами типа STG DICE в пикосекундном временном диапазоне. Результаты такого исследования необходимы для проектирования высоконадежных микропроцессорных систем, предназначенных для работы в условиях воздействия излучений малой интенсивности таких, как одиночные ядерные частицы.

Детальное исследование триггеров со структурой STG DICE необходимо для уточнения эффективности такой элементной базы, которая уже нашла применение в сбоеустойчивых кэш ОЗУ, многопортовых ОЗУ и ячейках блоков ассоциативной памяти (content addressable memory). На базе STG DICE разработаны новые элементы памяти с декодером чтения данных в нестационарных состояниях ячейки STG DICE [21], RS STG триггер [22], логический C-элемент [23] для асинхронной самосинхронизирующейся КМОП логики, а также элемент сопоставления данных для ассоциативной памяти [24].

2. D-ТРИГГЕР ЯЧЕЙКИ ПАМЯТИ STG DICE

Схема статической ячейки памяти на основе триггера STG DICE приведена на рис. 1а. Ячейка состоит из четырех комплементарных пар транзисторов, каждая из которых является элементарным D-триггером на паре N- и PМОП транзисторов. Две первые пары NDPA, NAPB образуют первую группу транзисторов, вторую группу образуют две пары NBPC, NCPD. В стационарном состоянии элементарные D-триггеры образуют кольцо с чередованием открытых и закрытых пар транзисторов [3, 4], если логика узлов ABCD = 0101, пары транзисторов NDPA, NBPC закрыты, а пары NAPB, NCPD открыты. При логике узлов ABCD = 1010 состояния всех транзисторов меняются. Запись и чтение данных происходит через ключи NWA, NWB, NWC, NWD; битовые линии BL1, BL2 служат для записи на узлы триггера данных в нормальном виде, а линии nBL1, nBL2 для записи инверсных значений.

Рис. 1.

КМОП ячейка памяти STG DICE: (а) схема ячейки памяти; (б) эскиз 3-D приборной структуры триггера ячейки; трек Т1 проходит на глубине под областями стоков транзисторов ND и PA, трек Т2 направлен по нормали к поверхности кристалла с точкой входа в стоковую область транзистора ND. Для наглядности убрано объемное изображение глубокого разделительного оксида, охватывающего до глубины 400 нм активные кремниевые области транзисторов.

2.1. Моделирование трека одиночной ядерной частицы

Приборное моделирование КМОП транзисторов по объемной 65-нм технологии (с длиной канала 65 нм) проводилось на основе 3-D TCAD моделей, приведенных в работе [25]. Эскиз 3-D модели приборной структуры триггера ячейки памяти приведен на рис. 1б. 3-D приборная структура включает четыре КМОП пары транзисторов, две пары NDPA и NAPB образуют первую группу транзисторов, две пары NBPC, NCPD – вторую группу. Высоколегированные n+ и p+ области являются элементами защитных полос, изолирующих N- и PМОП транзисторы. На рис. 1б приведены примеры прохождения двух треков частиц: первого, проходящего на глубине d под областями стоков транзисторов ND и PA (трек Т1), и второго трека с направлением по нормали к поверхности кристалла с точкой входа в стоковую область транзистора ND (трек Т2). Для наглядности приборной структуры на рис. 1б убрано объемное изображение слоя разделительного оксида, охватывающего до глубины 400 нм активные кремниевые области транзисторов в реальной конструкции.

Тестовым воздействием был принят сбор заряда с трека, проходящего в кристалле параллельно поверхности на некоторой глубине d или направленного по нормали к поверхности приборной части структуры триггера. Длительность воздействия заряда, собираемого с трека частицы и заряжающая емкость узла, зависит как от темпа заряда узла токами выводящих заряд pn переходами транзисторов и разряда узла токами утечки через закрытые или открытые транзисторы, соединенные с этим узлом. Время сбора заряда характеризует длительность нестационарного состояния ячейки tSET, которое определяется по изменению напряжений на узлах ячейки STG DICE. Параметр tSET – длительность переходного процесса, завершающегося возвращением ячейки в исходное состояние, – single event transients – SET. Сбой логического состояния элемента при сборе заряда с трека одиночной ядерной частицы характеризуется как single event upset – SEU. Величина заряда, генерируемого на треке, зависят от передачи энергии частицей на трек. Энергетическая составляющая генерации носителей заряда характеризуется линейной передачей энергии частицей [26] – (linear energy transfer – LET).

Толщина подложки 3-D приборной структуры составляет 3.0 мкм. 3-D приборная структура элемента на рис. 1б соответствует топологии элемента с зазором в 1.2 мкм между двумя группами транзисторов, приведенной на рис. 1а. Между областями N– и PМОП транзисторов логических элементов в приборной части модели (рис. 1б) имеются высоколегированные n+ и p+ области, которые являются элементами защитных колец. Подложка легирована бором с концентрацией 1016 см–3, дополнительно приборная часть легирована бором по гауссу с пиковой концентрацией 5 × 1018 см–3 на глубине 1.25 мкм и зоной легирования ±0.4 мкм. Приборные слои легированы по гауссу с пиковой концентрацией 2 × 1018 см–3 на глубинах 0.65 мкм бором для NМОП транзисторов и мышьяком в n-кармане для PМОП транзисторов.

Встроенное электрическое поле под активным приборным p-слоем NМОП транзисторов на глубинах 450–650 нм способствует дрейфу электронов к поверхности кристалла в сторону объединенных областей стоковых и истоковых pn переходов NМОП транзисторов, которые изолированы друг от друга до глубины 400 нм слоем разделительного оксида. Для треков, проходящих на глубинах 650–850 нм, часть генерируемых носителей заряда с трека уходит в подложку. Эти характерные глубины областей легирования 650 и 850 нм отмечены на левой грани приборной модели на рис. 1б. Результаты исследования получены при моделировании средствами 3-D TCAD с использованием симулятора Sentaurus Device при температуре 25°С и напряжении питания 1.0 В для КМОП структур по объемной 65-нм КМОП технологии с шириной каналов транзисторов 150 нм. Трехмерные приборные структуры трех вариантов триггеров STG DICE имели размеры 10.9 × 6.4 мкм при толщине подложки 3.0 мкм.

2.2. Сбор заряда с трека, проходящего через стоки запертых транзисторов ND и PA

На рис. 2 приведены зависимости напряжений на узлах D-триггера STG DICE, хранящего логический “0” на узлах в виде ABCD = 0101. На рис. 2а даны зависимости во времени в интервале до 200 пс, а на рис. 2б – зависимости начальной части переходного процесса в увеличенном масштабе до 70 пс. В исходном состоянии узлов STG DICE триггера транзисторы ND и PA заперты. Трек Т1 (рис. 1б) проходит под их стоковыми областями на глубине 250 нм от поверхности приборного слоя, линейная передача энергии на трек LET = 18 МэВ ⋅ см2/мг.

Рис. 2.

Зависимости напряжений на узлах ячейки STG DICE в состоянии ABCD = 0101 при прохождении трека Т1 частицы под стоковыми областями транзисторов ND и PA первой группы транзисторов: (а) глубина трека d = 250 нм, LET = 18 МэВ ⋅ см2/мг; начало сбора заряда с трека t0 = 35 пс: (а) зависимости в интервале 0.2 нс; (б) увеличенный масштаб начальной части переходного процесса.

В момент времени t0 = 35 пс образуется трек частицы, транзисторы ND и PA начинают сбор заряда и вывод его в виде фототоков, протекающих через обратно смещенные pn переходы. Стоковый pn переход транзистора ND выводит электроны, понижая напряжение узла D. Стоковый pn переход транзистора PA выводит дырки, повышая напряжение узла A.

Через 5 пс снижения напряжения на узле D транзистор ND переходит в инверсный активный режим смещения (рис. 2) при t = 40 пс. Минимум напряжения UЭКС.U.D = –0.52 В на узле D достигается при tЭКС.U.D = 47.2 пс через ΔtЭКС.U.D = 12.2 пс после начала сбора заряда. Напряжение на узле A достигает максимума UЭКС.U.A = 1.20 В при tЭКС.U.A = = 52.2 пс через интервал времени ΔtЭКС.U.A = 17.2 пс после начала сбора заряда. Длительность нестационарного состояния tSET = 95 пс.

2.3. Сбор заряда с трека, проходящего через сток запертого транзистора ND

На рис. 3 приведены зависимости напряжений на узлах D-триггера STG DICE, хранящего логический “0” на узлах в виде ABCD = 0101. На рис. 3а даны зависимости в интервале до 0.5 нс, а на рис. 3б – начальная часть переходного процесса от 85 до 120 пс Трек, входящий по нормали к поверхности кристалла (Трек 2 на рис. 1б) проходит через точку входа трека в стоковую область транзистора ND, линейная передача энергии частицей на трек LET = 41 МэВ ⋅ см2/мг.

Рис. 3.

Напряжения на узлах STG DICE триггера при сборе заряда с трека с направлениями по нормали к поверхности кристалла (трек с точкой входа в кристалл по нормали в сток транзистора ND), исходное состояние узлов ABCD = 0101; LET = 41 МэВ ⋅ см2/мг; начало сбора заряда с трека t0 = 87 пс: (а) зависимости в интервале 0.5 нс; (б) увеличенный масштаб начальной части переходного процесса.

В исходном состоянии узлов ABCD = 0101 триггера STG DICE транзисторы ND и PA заперты. Трек образуется в момент времени t0 = 87 пс. Транзистор ND через свой сток начинает выводить на емкость узла D заряд с трека, понижающий напряжение узла. Через 8 пс при t = 95 пс транзистор ND переходит в инверсный активный режим смещения (рис. 4а и б). Напряжение на узле D понижается до минимума UЭКС.U.D = –0.68 В при tЭКС.U.A = 98 пс. Этот минимум (экстремум) достигается через ΔtЭКС.U.A = 11 пс после начала сбора заряда.

Рис. 4.

RS триггер со структурой STG DICE: (а) схема RS триггера; (б) эскиз топологии, на котором приведены примеры треков – проходящего на глубине 100 нм под стоковыми областями транзисторов NA и PB (трек Т1), а также трека с направлением по нормали к поверхности кристалла в стоковую область транзистора NA (точка входа трека 1n отмечена маркером “звездочка”).

Остальные транзисторы не собирают заряд с трека Т2 и напряжение на них практически не меняется. Разряд емкости узла D до напряжения на шине питания через открытый транзистор PD повышает напряжение узла D до 1 В, после чего устанавливается начальное стационарное состояние узлов ABCD = 0101. Длительность нестационарного состояния tSET = 250 пс.

3. STG RS ТРИГГЕР С РАЗДЕЛЕНИЕМ ТРАНЗИСТОРОВ НА ДВЕ ГРУППЫ

Схема STG RS триггера приведена на рис. 4а, транзисторы разделены на две группы таким способом, что воздействие одиночной ядерной частицы только на одну из них не приводит к сбою логического состояния триггера. Каждая из групп содержит по два простейших триггера на паре КМОП транзисторов каждая. Первая группа транзисторов содержит два триггера на транзисторах NDPA и NAPB и транзисторы NR1, PS1, NS2, PR1 для установки (индекс S) и сброса (R) данных и обеспечения хранения состояния. Вторая группа содержит два триггера на транзисторах NBPC и NCPD и вспомогательные транзисторы NR2, PS2, NS1, PR2. В схеме на рис. 4а имеются выводы S1, S2, R1, R2 для установки данных и выходы Q1 – Q4. Моделирование сбора заряда с трека проводилось в режиме хранения данных при “1” на всех входах установки данных. При этом транзисторы NR1, NR2, NS1, NS2 открыты, а PR1, PR2, PS1, PS2 – заперты.

На рис. 4б приведен эскиз топологии STG RS триггера на двух одинаковых группах транзисторов, которые не разнесены на кристалле – без зазора между ними. На рис. 4б показаны два трека – трек, проходящий на глубине 100 нм под стоковыми областями транзисторов NA и PB (трек Т1), а также трек с направлением по нормали к поверхности с точкой входа 1n в стоковую область транзистора NA, которая отмечена на рис. 4б маркером “звездочка”.

3.1. Сбор заряда с трека, проходящего через стоки запертых транзисторов NA и PB

На рис. 5 приведены зависимости напряжений на узлах RS триггера, хранящего логическую “1” в состоянии узлов ABCD = 1010. На рис. 5а даны зависимости в интервале 0.25 нс, а на рис. 5б – зависимости начальной части переходного процесса о 24 до 34 пс. В начальном состоянии транзисторы NA и PB заперты. В момент времени t0 = 24 пс образуется трек Т1 с линейной передачей энергии LET = 60 МэВ ⋅ см2/мг и транзисторы NA и PB через свои обратно смещенные pn переходы начинают сбор заряда с трека. Транзистор NA через сток начинает выводить электроны с трека, что понижает напряжение узла A, разряжая его емкость, а транзистор PB через сток начинает выводить дырки, что повышает напряжение узла B, заряжая емкость узла.

Рис. 5.

Напряжения на узлах RS триггера при сборе заряда с трека, проходящего на глубине 100 нм под областями стоков транзисторов NA и PB (Трек 1 на рис. 4), LET = 60 МэВ ⋅ см2/мг, начало сбора заряда с трека t0 = 24 пс, исходное логическое состояние узлов ABCD = 1010: (а) зависимости в интервале 0.25 нс; (б) увеличенный масштаб начальной части переходного процесса.

В итоге оба транзистора NA и PB переходят в инверсные активные режимы смещения, после чего напряжение на узле A снижается до минимума UЭКС.U.A = –0.57 В (момент tЭКС.U.A = 32.2 пс), а напряжение на узле B повышается в первом максимуме незначительно до 1.16 В. Экстремум (минимум) достигается на узле A через ΔtЭКС.U.A = 8.2 пс после начала сбора заряда с трека.

Переход транзистора NA из запертого состояния до напряжения UA = –0.17 В на емкости узла A происходит за 1.0 пс (в интервале от t = 26 пс до 27 пс на рис. 5б). После 27 пс транзистор управления NS1 (рис. 4а) также переходит в инверсный режим, при котором напряжение на его стоке снижается синхронно с снижением напряжения на узле A при сборе заряда транзистором NA. После tЭКС.U.A = 32.2 пс начинается вывод заряда с узла A на шину питания через открытый транзистор PA, а с емкости узла B на общую шину и происходит возврат узлов триггера в исходное состояние ABCD = 1010. Длительность нестационарного состояния tSET = 155 пс.

3.2. Сбор заряда с трека, проходящего через сток одного открытого транзистора NA

На рис. 6 приведены зависимости напряжений на узлах RS триггера, хранящего логический “0”. На рис. 6а даны зависимости в интервале 0.5 нс, а на рис. 6б – зависимости начальной части переходного процесса от 20 до 50 пс. В исходном состоянии узлов ABCD = 0101 транзисторы NA и PB открыты и находятся в активной области при UСИ = 0. В момент времени t0 = 23 пс образуется трек частицы с направлением по нормали к поверхности кристалла в стоковую область транзистора NA (точка входа трека 1n на рис. 4б отмечена маркером “звездочка”).

Рис. 6.

Напряжения на узлах RS триггера при сборе заряда с трека с направлениями по нормали к поверхности кристалла (трек с точкой входа в кристалл 1n, отмеченной маркером “звездочка” на рис. 4), исходное состояние узлов ABCD = 0101; LET = 60 МэВ ⋅ см2/мг; точка входа 1n, начало сбора заряда с трека t0 = 23 пс: (а) зависимости в интервале 0.5 нс; (б) увеличенный масштаб начальной части переходного процесса.

Транзистор NA через сток начинает выводить на емкость узла A электроны с трека, что понижает напряжение узла A. В итоге через 0.5 пс снижения напряжения на узле A транзистор NA переходит в инверсный активный режим смещения вместе с транзистором NS2, соединенным с ним последовательно стоком к истоку (рис. 4а). При этом напряжение на узле снижается до –0.78 В при t = 27 пс и далее понижается до минимума UЭКС.U.A = –0.816 В при tЭКС.U.A = 30 пс. Экстремум (минимум) достигается через ΔtЭКС.U.A = 7 пс после начала сбора заряда. Затем над сбором заряда с трека начинает преобладать его вывод на общую шину и напряжение на емкости узла A спадает.

Одновременно с момента времени t0 = 23 пс, когда образовался трек, запертый транзистор NB из второй группы транзисторов также собирает электроны с того же трека, который проходит через стоковую область транзистора NA, расположенного рядом (рис. 4б) в приборном слое, что приводит к снижению напряжения узла B и запирает транзистор NA. Снижение напряжения узла B открывает транзистор PC, что повышает напряжение на узле C, запирая открытый транзистор PD, что снижает напряжение на узле D. Снижение напряжения на узле D открывает транзистор PA, ток через который заряжает емкость узла A до напряжения питания, после чего устанавливается состояние узлов триггера ABCD = 1010 и нестационарное состояние завершается сбоем. Длительность нестационарного состояния со сбоем tSEU = = 320 пс.

Это вариант топологии RS триггера, когда специально не были разнесены две группы транзисторов триггера и отсутствует зазор между NМОП транзисторами NA и NB (рис. 4б).

4. ЛОГИЧЕСКИЙ C-ЭЛЕМЕНТ НА ОСНОВЕ STG DICE ТРИГГЕРА

Схема логического C-элемента приведена на рис. 7а, она включает STG DICE триггер из двух групп транзисторов Group 1 и Group 2 и два инверторов TRInv 1 и TRInv 2 с тремя состояниями. На рис. 7б приведены эскиз топологии C-элемента и примеры двух треков частиц, проходящих на глубине 100 нм под стоковыми областями транзисторов PA и ND (трек Т1) и под стоковыми областями транзисторов PA и NB2 (трек Т2). Особенность C-элемента в том, что данные со входов инверторов TRInv 1 и TRInv 2 записываются в триггер только при одинаковых сигналах на обоих входах, при разных – триггер переходит в режим хранения.

Рис. 7.

Логический С-элемент на основе триггера с структурой STG DICE: (а) схема С-элемента; (б) эскиз топологии, приведены примеры треков, проходящих на глубине 100 нм под стоковыми областями транзисторов PA и ND (трек Т1) и под стоковыми областями транзисторов PA и NB2 (трек Т2).

4.1. Сбор заряда с трека, проходящего через стоки открытых транзисторов ND и PA

На рис. 8 приведены зависимости напряжений на узлах триггера C-элемента, хранящего логическую “1” в состоянии узлов ABCD = 1010. На рис. 8а даны зависимости в интервале от 0.45 нс до 0.7 пс, а на рис. 8б – зависимости части переходного процесса от 500 до 580 пс. В исходном состоянии узлов ABCD = 1010 транзисторы ND и PA открыты и находятся в активной области при UСИ = 0, а транзисторы NA и PD заперты.

Рис. 8.

Напряжения на узлах С-элемента в зависимости от времени, начальное логическое состояние триггера “1” (состояние узлов ABCD = 1010), трек Т1 частицы с LET = 60 МэВ ⋅ см2/мг проходит в приборном слое на глубине 100 нм под стоковыми областями транзисторов PA и ND одной группы транзисторов Group 1, изменение входных сигналов для переключения триггера из “1” в состояние “0” происходит при tПЕР = 500 пс; сбор заряда с трека через 10 пс после начала переключения элемента при t0 = 510 пс: (а) зависимости в интервале 0.45–0.7 нс; (б) увеличенный масштаб начальной части переходного процесса.

В исходном состоянии на обоих входах C-элемента установлены сигналы логических единиц “1”, которые в момент tПЕР = 500 пс переключаются на логические нули “0”. Начинается установка триггера элемента в режим хранения “0” изменением напряжений на узлах B и D выходными сигналами инверторов TRInv 1 и TRInv 2 (рис. 7а).

Через 10 пс после изменения сигналов на входах C-элемента при t0 = 510 пс образуется трек частицы Т1 (рис. 7б), проходящий под стоковыми областями транзисторов ND и PA на глубине 100 нм от поверхности приборного слоя. Транзисторы ND и PA, находясь в открытом состоянии, начинают сбор заряда с трека Т1 и переходят в инверсное активное состояние, когда напряжение между стоком и истоком меняет знак. Транзистор PA через сток выводит дырки, что повышает напряжение узла A, заряжая дополнительно его емкость (рис. 8). Небольшое увеличение напряжения на узле D, произошедшее под действием роста напряжения на выходе инвертора TRInv 1, компенсируется тем, транзистор ND начинает через сток выводить электроны с трека Т1, что снижает напряжение узла D, разряжая его емкость (рис. 8).

Максимальные отклонения напряжений на узлах A и D от исходного стационарного состояния достигаются одновременно в момент времени tЭКС.U.A = tЭКС.U.D = 520 пс через интервал времени сбора, завершающийся экстремумами импульсов напряжений на узлах A и D через ΔtЭКС.U.A = = ΔtЭКС.U.D = 10 пс после начала сбора заряда с трека при t0 = 510 пс. Экстремумы напряжений на узлах: UЭКС.U.A = 1.70 В и U ЭКС.U.D = –0.14 В.

После достижения экстремумов начинается переход узлов триггера в состояние, соответствующее записи в триггер логического нуля “0” напряжениями на входах C-элемента. Фактором, задерживающим переход в состояние узлов ABCD = 0101, является разряд емкости узла A от значения напряжения UA = 1.7 до 0.3 В, который идет через сток транзистора NA. После достижения напряжения 0.3 В на узле A запирается транзистор ND и узлы переходят в состояние ABCD = 0101. В итоге длительность нестационарного состояния tSET = 120 пс.

4.2. Сбор заряда с трека, проходящего через стоки запертых транзисторов PA и NB2

На рис. 9 приведены зависимости напряжений на узлах триггера C-элемента, хранящего логический “0” в узлах ABCD = 0101. На рис. 9а даны зависимости в интервале до 0.5 нс, а на рис. 9б – зависимости переходного процесса от 90 до 110 пс. В исходном состоянии узлов ABCD = 0101 транзисторы PA и NB2 заперты. Трек Т2 появляется при t0 = 92.5 пс и проходит под стоковыми областями транзисторов PA и NB2 на глубине 100 нм от поверхности рис. 9 того исток транзистора NB2 соединен с стоком NB1, а его исток соединен с стоком NB, что образует каскодное соединение транзисторов, подобное соединение и у транзисторов N2.2 и N2.1 (рис. 7а). Транзисторы NB1, NB, N2.2 и N2.1 расположены рядом с NB2 (рис. 7б) и могут совместно собирать заряд с трека Т2, перенося этот заряд на емкость узла B.

Рис. 9.

Напряжения на узлах С-элемента в зависимости от времени, начальное логическое состояние триггера “0” (состояние узлов ABCD = 0101), трек Т2 частицы при LET = 60 МэВ ⋅ см2/мг проходит в приборном слое на глубине 100 нм под стоковыми областями транзисторов PA и NB2 из двух групп Group 1 (транзистор PA) и Group 2 (транзистор NB2), начало сбора заряда с трека t0 = 92.5 пс, напряжения на входах инверторов элемента в режиме передачи Uвх1 = Uвх2 = 0: (а) зависимости в интервале 0.5 нс; (б) увеличенный масштаб начальной части переходного процесса.

Сбор заряда с трека начинается при t0 = 92.5 пс. Переход транзисторов NB1 и N2.2 из запертого состояния в инверсный режим смещения происходит за 5.5 пс (зависимость напряжения на узле B в интервале от 92.5 до 98 пс на рис. 9б). В этот же интервал времени сбор заряда с трека транзистором PA поднимает напряжение на емкости узла A от 0 до максимума UЭКС.A = 1.48 В при tЭКС.U.A = = 98 пс. В итоге транзистор PA оказывается в инверсном смещении через ΔtЭКС.U.A = 5.5 пс после начала сбора заряда.

Продолжающийся после tЭКС.U.A = 98 пс сбор заряда группой транзисторов NB2, NB1, NB, N2.2 и N2.1 приводит к снижению напряжения на узле B до минимума UЭКС.B = –0.81 В при tЭКС.U.B = 108 пс через ΔtЭКС.U.B = 15.5 пс после начала сбора заряда. При этом и транзисторы NB1, NB, N2.1 переходят в инверсный режим смещения. Затем начинается восстановление начального уровня напряжения на узле B до напряжения источника питания 1.0 В через разряд емкости узла током стока открытого транзистора P2.2 и возврат всех узлов триггера в исходное логическое состояние ABCD = 0101. Длительность нестационарного состояния tSET = 150 пс.

5. АНАЛИЗ РЕЗУЛЬТАТОВ МОДЕЛИРОВАНИЯ

Тестовым воздействием при моделировании был сбор заряда с треков, проходящих в приборной части структуры триггера параллельно поверхности на некоторой глубине и с треков, направленных по нормали к поверхности приборной части. Треки, проходящие в кристалле параллельно поверхности, имеет наклон трека 90°, который отсчитывается от нормали к поверхности. При моделировании сбор заряда с таких треков приводит к максимальному эффекту, что подтверждается и экспериментами, в результате которых [6, 14, 15] подтверждена максимальная интенсивность сбоев DICE триггеров по объемной КМОП технологии при наклоне трека 80° относительно нормали к поверхности кристалла.

В табл. 1 приведены параметры переходных процессов при сборе заряда с треков транзисторами в инверсном состоянии, имеющие существенные значения отклонений напряжений на узлах; указаны рисунки, на которых приведены зависимости и обозначения узла триггера, к которому относится параметры. В табл. 1 использованы следующие обозначения параметров: LET – линейная передача энергии частицей на трек; t0 – момент времени начала сбора заряда с трека; UЭКС.U – экстремум (максимум или минимум) импульса напряжения на узле; ΔtЭКС.U – интервал времени от начала сбора заряда до момента экстремума импульса напряжения на узле; IЭКС.I – экстремум (максимум) импульса фототока через узел; ΔtЭКС.I – интервал времени от начала сбора заряда до экстремума импульса фототока; tSET – длительность нестационарного состояния элемента при сборе заряда с трека. В табл. 1 в столбцах после номера рисунка указан узел элемента, к которому относятся значения параметров.

Таблица 1.  

Параметры переходных процессов при сборе заряда с треков транзисторами в инверсном состоянии

Номер раздела 2.2 2.3 3.1 3.2 4.1 4.2
Зависимости рис. 2 рис. 3 рис. 5 рис. 6 рис. 8 рис. 9
Узел триггера D D A A A B
LET, МэВ ⋅ см2/мг 18 41 60 60 60 60
t0, пс 35 87 24 23 510 92.5
UЭКС.U, В –0.52 –0.68 –0.57 –0.816 1.70 –0.81
ΔtЭКС.U, пс 12.2 11 8.2 7.0 10 15.5
IЭКС.I, мкА 127.5 226 184.5 61.7 390 337
ΔtЭКС.I, пс 6.4 8.9 2.2 2.63 30 25.5
tSET, пс 95 250 155 320 (SEU) 120 150

Отклонения экстремумов импульсов напряжения (максимума или минимума) от напряжений на шине питания или общей шине находятся в пределах от 0.52 до 0.816 В. Интервалы времени от начала сбора заряда с трека до экстремума напряжения на узле ΔtЭКС.U были в пределах от 7.0 до 15.5 пс при сборе заряда с треков транзисторами в инверсном активном режиме смещения. Длительность нестационарного состояния при сборе заряда зависит как от токов транзисторов, выводящих заряд с трека на узлы триггера, так и разряда узлов токами утечки закрытых или токами открытых транзисторов, соединенных с этим узлом.

Экстремумы импульсов фототока при сборе заряда практически всегда не совпадают во времени с экстремумами импульса напряжения того же узла (табл. 1), что объясняется отсутствием непрерывной связи изменения напряжения на узле и тока через узел в связи с нелинейным и импульсным изменением режима работы транзисторов.

В табл. 2 приведены параметры перехода узлов триггеров из одного логического уровня в другой при сборе заряда с трека: длительность перехода ΔtПЕР.ЛОГ.U при перезаряде узла на величину напряжениями питания; заряд, собранный с трека в этот интервал времени ΔQПЕР.ЛОГ. Эти параметры находятся в диапазонах: ΔtПЕР.ЛОГ.U = 0.6–5.2 пс, ΔQПЕР.ЛОГ = 0.11–1.1 фКл.

Таблица 2.  

Параметры перехода узлов триггера из одного логического уровня в другой и параметры инверсного активного состояния транзисторов при сборе заряда с трека

Номер раздела 2.2 2.3 3.1 3.2 4.1 4.2
Зависимости рис. 2 рис. 3 рис. 5 рис. 6 рис. 8 рис. 9
Узел триггера D D A A A B
LET, МэВ ⋅ см2/мг 18 41 60 60 60 60
ΔtПЕР.ЛОГ.U, пс 5.0 5.0 0.6 220* 94* 5.2
ΔQПЕР.ЛОГ, фКл 0.5 0.4 0.11 8.4* 12.1* 1.1
ΔtИНВ, пс 38 16 57 73 38 103
ΔQИНВ, фКл 4.1 1.3 4.6 3.7 5.8 25.8

Примечание. * Значения параметра относится к процессу разряда узла на величину напряжения питания при завершении переходного процесса.

В представленных переходных процессах сбора заряда есть транзисторы, переходящие в инверсный режим смещения с отклонением напряжения на узле от напряжения на шине питания или общей шины в диапазоне ΔUЭКС.U = 0.52–0.816 В (табл. 1). При этом МОП транзисторы собирают заряд в инверсном режиме смещения, переходя в него как из запертого состояния (узлы D зависимостей на рис. 2 и 3, узел A на рис. 5 и узел B на рис. 9), так и из открытого состояния (узлы A на рис. 6 и 8) с момента перехода напряжения UСИ = 0.

В табл. 2 приведены и параметры сбора заряда транзистором в инверсном состоянии: длительность инверсного активного состояния ΔtИНВ и заряд, прошедший через транзистор за этот промежуток времени ΔQИНВ. Значения этих параметры в основном находятся в следующих диапазонах: ΔtИНВ = 16–73 пс и ΔQИНВ = 1.3–5.8 фКл.

Значения, выходящие за границы этих диапазонов, ΔtИНВ = 103 пс и ΔQИНВ = 25.8 фКл, относятся к логическому C-элементу (рис. 7) при сборе заряда с трека, проходящего под стоками транзисторов NB2 и PA из двух групп транзисторов триггера. Транзисторы NB2, N2.2 и N2.1 узла B собирают заряды при инверсном смещении, что приводит к значению заряда ΔQИНВ.B = 25.8 фКл при длительности сбора ΔtИНВ.B = 103 пс. Зависимости напряжений на узлах приведены на рис. 9. Что касается транзистора PA узла A, то собранный им заряд в инверсном состоянии ΔQИНВ.A = 0.05 фКл мал при ΔtИНВ.A = 2.4 пс. Поэтому в нестационарном состоянии триггера (рис. 9) узел A сохранил логический уровень “1”, что исключило сбой триггера.

Длительности инверсного состояния и значения собранных зарядов в случае RS триггера при переходе из запертого состояния (триггер в состоянии логической “1”, узел A на рис. 5), так и из открытого состояния (триггер в состоянии логического “0”, узел A на рис. 6) имеют близкие значения (табл. 2): ΔtИНВ = 57 и 73 пс, ΔQИНВ = 4.6 и 3.7 фКл. При этом характер зависимостей напряжений узла A во времени для этих двух случаев практически одинаков.

При сборе заряда с трека, проходящего через транзистор одной из двух групп транзисторов в случае расположения групп без их разнесения и в конкретном примере без зазора между NМОП транзисторами соседних узлов (рис. 4б) был сбой состояния триггера с длительностью нестационарного состояния 320 пс (рис. 6). Подтверждено – если группы транзисторов триггера STG DICE разнесены на достаточное расстояние, то сбои отсутствуют.

ЗАКЛЮЧЕНИЕ

Моделирование сбора заряда транзисторами триггеров со структурой STG DICE проводилось средствами TCAD. Выбор тестовых треков обоснован выявлением проблем, которые могут возникнуть в реальных условиях при воздействии одиночных ядерных частиц. Сбор заряда с трека одиночной ядерной частицы происходит в пикосекундном диапазоне времени. Установлено, что сбор заряда с трека МОП транзисторами начинается в запертом или в открытом состоянии, а затем переходит в сбор заряда в инверсном состоянии. Длительность нахождения транзисторов в инверсном состоянии для триггерных КМОП элементов по объемной 65-нм технологии составляет от 2 до 100 пс. Результаты моделирования подтвердили высокую помехоустойчивость и быстродействие триггеров с структурой STG DICE. Переходя в режим нестационарного состояния STG DICE, триггеры разных модификаций всегда после его окончания переходят в исходное состояние, если две группы транзисторов, образующие триггер, разнесены на необходимое расстояние. Длительность нестационарного состояния STG DICE триггеров с проектной нормой 65-нм КМОП находилась в пределах от 150 до 320 пс при линейной передаче энергии частицей на трек 60 МэВ ⋅ см2/мг.

Список литературы

  1. Calin T., Nicolaidis M., Velazco R. Upset hardened memory design for submicron CMOS technology // IEEE Transactions on Nuclear Science. 1996. V. 43. № 6. P. 2874–2878.

  2. Катунин Ю.В., Стенин В.Я., Степанов П.В. Моделирование характеристик триггерных элементов КМОП двухфазной логики с учетом разделения заряда при воздействии отдельных ядерных частиц // Микроэлектроника. 2014. Т. 43. № 2. С. 104–117.

  3. Стенин В.Я. Моделирование характеристик КМОП 28-нм ячеек DICE в нестационарных состояниях, вызванных воздействием одиночных ядерных частиц // Микроэлектроника. 2015. Т. 44. № 5. С. 368–379.

  4. Стенин В.Я., Катунин Ю.В., Степанов П.В. Сбоеустойчивые ОЗУ на основе STG DICE элементов памяти с разделенными на две группы транзисторами // Микроэлектроника. 2016. Т. 45. № 6. С.  456–470.

  5. Seifert N., Gill B., Foley K., Relangi P. Multi-cell upset probabilities of 45 nm high-k +metal gate SRAM devices in terrestrial and space environments // Proceedings of IEEE International Reliability Physics Symposium. 2008. P. 181–186.

  6. Warren K.M., Stenberg A.L., Black J.D., Weller R.A., Reed R.A., Mendenhall M.H., Schrimpf R.D., Massengill L.W. Heavy ion testing and single-event upset rate prediction considerations for a DICE flip-flop // IEEE Transactions on Nuclear Science. 2009. V. 56. № 6. P. 3130–3137.

  7. Seifert N.P., Ambrose V., Gill B., Shi Q., Allmon R., Recchia C., Mukherjee S., Nassif N., Krause J., Pickholtz J., Balasubramanian A. On the radiation-induced soft error performance of hardened sequential elements in advanced bulk CMOS technologies // Proceedings of IEEE International Reliability Physics Symposium. 2010. P. 188–197.

  8. Стенин В.Я., Черкасов И.Г. Влияние топологии субмикронных КМОП ячеек памяти DICE на чувствительность ОЗУ к воздействию отдельных ядерных частиц // Микроэлектроника. 2011. Т. 40. № 3. С. 184–190.

  9. Toure G., Hubert G., Castellani-Coulie K., Duzellier S., Portal J.-M. Simulation of single and multi-node collection: impact on SEU occurrence in nanometric SRAM cells // IEEE Transactions on Nuclear Science. 2011. V. 58. № 3. P. 862–869.

  10. Lilja K., Bounasser M., Wen S., Wong R., Holst J., Gaspard N., Jagannathan S., Loveless D., Bhuva B. Single event performance and layout optimization of flip-flops in a 28-nm bulk technology // IEEE Transactions on Nuclear Science. 2013. V. 60. № 4. P. 2782–2788.

  11. Massengill L.W., Bhuva B.L., Holman W.T., Alles M.L., Loveless T.D. Technology scaling and soft reliability // Proceedings of IEEE International Reliability Physics Symposium. 2012. P. 3.C.1.1–3.C.1.7.

  12. Gaspard N., Jagannathan S., Diggins Z., McCurdy M., Loveless T.D., Bhuva B.L., Massengill L.W., Holman W.T., Oates T.S., Fang Y-P., Wen S.-J., Wong R., Lilja K., Bounasser M. Estimation of hardened flip-flop neutron soft error rates using SRAM multiple-cell upset data in bulk CMOS // Proceedings of IEEE International Reliability Physics Symposium. 2013. P. SE.6.1–SE.6.5.

  13. Стенин В.Я., Степанов П.В. Базовые элементы памяти на основе ячеек DICE для сбоеустойчивых КМОП 28 нм ОЗУ // Микроэлектроника. 2015. Т. 44. № 6. С. 416–427.

  14. Baze M.P., Hughlock B., Wert J., Tostenrude J., Massengill L., Amusan O., Lacoe R., Lilja K., Johnson M. Angular dependence of single-event sensitivity in hardened flip/flop design // IEEE Transactions on Nuclear Science. 2008. V. 55. № 6. P. 3295–3301.

  15. Loveless T.D., Jagannathan S., Reece T., Chetia J., Bhuva B.L., McCurdy M.W., Massengill L.W., Wen S.-J., Wong R., Rennie D. Neutron– and proton-induced single event upsets for D- and DICE-flip/flop designs at a 40 nm technology node // IEEE Transactions on Nuclear Science. 2011. V. 58. № 3. P. 1008–1014.

  16. Uznanski S., Gasiot G., Roche P., Tavernier C., Autran J.-L. Single event upset and multiple cell upset modeling in commercial bulk 65-nm CMOS SRAMs and flip-flops // IEEE Transactions on Nuclear Science. 2010. V. 57. № 4. P. 1876–1883.

  17. Giot D., Roche P., Gasiot G., Autran J.-L., Harboe-Sørensen R. Heavy ion testing and 3D simulations of Multiple Cell Upset in 65 nm standard SRAMs // IEEE Transactions on Nuclear Science. 2008. V. 55. № 4. P. 2048–2054.

  18. Wang T., Xiao L., Huang Q. Simulation study of single event effect for different N-well and Deep-N-well doping in 65nm triple-well CMOS devices // Proceedings of International Conference on Optoelectronics and Microelectronics. 2012. P. 505–509.

  19. Artola L., Hubert G., Duzellier S., Bezerra F. Collected charge analysis for a new transient model by TCAD simulation in 90 nm technology // IEEE Transactions on Nuclear Science. 2010. V. 57. № 4. P. 1869–1875.

  20. Катунин Ю.В., Стенин В.Я. TCAD моделирование эффектов воздействия одиночных ядерных частиц на ячейки памяти STG DICE // Микроэлектроника. 2018. Т. 47. № 1. С. 23–37.

  21. Katunin Yu.V., Stenin V.Ya. The STG DICE cell with the decoder for reading data in steady and unsteady states for hardened SRAM // in IEEE Xplore (Conference Section, RADECS-2017), e-book. 2019. P. 171–178.

  22. Стенин В.Я., Катунин Ю.В. Моделирование эффектов воздействия одиночных ядерных частиц на STG RS триггер с разделением транзисторов на две группы // Микроэлектроника. 2018. Т. 47. № 6. С. 451–459.

  23. Катунин Ю.В., Стенин В.Я. Логический C-элемент на основе STG DICE триггера для асинхронных цифровых устройств, устойчивых к воздействиям одиночных ядерных частиц // Микроэлектроника. 2019. Т. 48. № 3. С. 176–190.

  24. Катунин Ю.В., Стенин В.Я. Элемент совпадения на основе ячейки памяти STG DICE для ассоциативных запоминающих устройств, сбоеустойчивых к воздействиям одиночных ядерных частиц // Микроэлектроника. 2018. Т. 47. № 2. С. 158–174.

  25. Garg R., Khatri S.P. Analysis and design of resilient VLSI circuits: mitigating soft errors and process variations. New York: Springer, 2010. P. 194–205.

  26. Nicolaidis M. Soft errors in modern electronic systems. New York: Springer, 2011. P. 35–37.

Дополнительные материалы отсутствуют.

Инструменты

следующая статья выпуска предыдущая статья выпуска содержание выпуска

Микроэлектроника

Архивы выпусков Информация о журнале Отправить рукопись в журнал